轉職熱搜工作

1. WiFi/BT 電路系統分析、IC驗證除錯、公板製作、數據蒐集及分析 2. PCB公版設計, 除錯 3. EMI 防治對策 4. 高速數位介面應用及除錯 5. 客戶支持

與晶圓代工廠, 電子設計自動化公司及公司內部團隊合作開發/維護 先進製程/封裝3D/2D設計套件/流程, 具備單項或多項以下經驗: 1. 益華電腦或新思科技製程設計套件開發/維護, 及品質檢測 2. 數位佈局繞線技術檔案開發與維護 3. 實體驗證規則技術檔案開發如DRC/LVS/PERC/LPE 4. 有3DIC, CoWoS, Physical Design 或者類比佈局經驗尤佳

1. 應用正規方法在硬體或軟體的驗證上 2. 正規方法文獻回顧與論文分析以改善目前的使用限制 3. 規劃安排跨部門的技術教學與討論課程 4. 相關的文件撰寫與審查修改

(請留意：為加快面試安排時間，2026校招僅限定投遞5個職缺)我們在找這樣的你： 資工/資管/電子/電機/電信/通訊/電控相關研究所背景，對行動通訊、無線及寛頻連結、家庭娛樂晶片解決方案有濃厚興趣的2026年應屆畢業生。 勇於表達意見，以團隊成功為目標，面對困難不輕易放棄，總是在想更好的做法，擁有創新及不斷學習的精神。 聯發科技邀請您，與全球最頂尖的菁英一同合作，彼此激盪最新的創意與解法，共同挑戰每一個不可能。

根據不同專案使用的各種CPU架構: 1. 規畫用於system bring-up到量產所需的測試程式 2. 開發各類功能及SRAM測試程式(程式撰寫與模擬, 機台驗證) 3. 基於對CPU design的了解以及實驗設計, debug post-silicon DPPM, RMA問題

職責要求 1. 客戶產品應用支援並提供專業的技術建議與適合的產品組合。 2. 撰寫客戶系統應用參考技術文件 3. 在客戶應用及開發上的問題，可一起co-work處理及解決能力。 4. 了解市場需求及調查，彙整最新資訊並提供給公司，讓公司針對未來市場趨勢做準備。 5. 主管交辦事項 任職資格 1.五年以上電源設計或類比IC應用研發工作經驗 2.主修電力電子，熟悉類比電路應用及電源系統研發 3.具VRM or High Power DC-DC 設計經驗 4.熟Intel VRTT或AMD SDLE測試、Battery charger、MOSFET等技術應用佳

對於DFT晶片測試有興趣者，特別是 Automotive low DPPM DFT 以及 RISC-V DFT 領域， 負責開發與實行DFT流程，以降低測試成本、提高產品品質為目的 As a member of DFT engineering team, the candidate will develop methodologies and implement DFT for pre/post-silicon DFT flow and contribute to Automotive/RISC-V product test quality. Work with senior engineers across disciplines (DE, IMP, PE, TE) to meet low cost and high quality testing

1. Design and RTL implementation of SoC debug modules 2. Integration and verification of debug components (e.g., trace, monitor, access port) 3. Debug signal capture, trace, and analysis for SoC platforms 4. Support SoC debug flow and issue localization 5. Collaborate with cross-functional teams to optimize debug performance 6. Documentation and test specification for SoC debug features 7. Location: Taipei/Hsinchu

1. DFT architecture exploration & evaluation for next-gen process node & package technology of MediaTek: * Scan chain insertion & ATPG pattern generation * Pattern validation through simulation & silicon analysis(pass/fail, shmoo, fail log, etc.) * Diagnosis to help manufacture process improvement 2. Co-work with SoC architect, RTL designer, physical design engineer, and package engineer to define best architecture for 3D-IC: * PPA(Performance/Power/Area) impact analysis & mitigation via DFT innovation * Develop & integrate DFT-related RTL design modules to test chip