轉職熱搜工作

1. CoWoS、large FCBGA製程導入評估、驗證及製程改善及tooling 設計經驗 2. FCB、TCB、Heat Sink製程以及材料開發。 3. 專案執行與規劃

主要職責： 一、現場技術支援與故障分析 - 於客戶現場及委外半導體封裝測試廠（OSAT）進行產品維護與維修。 - 執行初步故障排除與故障分析，記錄並評估電性輸出數據。 - 解讀測試機數據紀錄，協助故障分析。 - 與公司內部工程團隊（設計、製造、品質工程）協作，進行深入分析並導入可持續的解決方案。 - 支援系統性根本原因調查，收集相關資料並撰寫詳盡且準確的服務報告。 - 主導對外客戶溝通：管理客戶期待、清楚呈現分析結果，並在必要時協助緩解問題升級。 二、內部跨部門協作 - 與同事、技術銷售工程師、專案經理、品質工程師及設計中心密切合作，傳達客戶需求與技術風險。 - 主動分享知識與經驗，支援團隊成員。 - 將客戶回饋轉化為具體可執行的任務，並確保各部門了解其工作背後的目的與意義。 - 作為公司內部團隊與客戶之間的緩衝角色，適當處理問題，維持穩定的合作關係。

CAD1部｜DRC / LVS / LPE 工程師 一、部門簡介 CAD1部主要負責 IC 設計流程中的實體驗證與寄生參數萃取環境建置，涵蓋 DRC、LVS、LPE 等核心 CAD 技術，支援先進製程、記憶體產品、客製化 layout 驗證、rule deck 開發、PDK 對接與自動化流程建置。 本職務需與 TD、Layout、Circuit design、ME、Foundry/外部合作單位密切合作，確保設計規則、驗證流程與實際 layout 結果一致，提升設計品質、驗證效率與 tape-out 穩定度。目前工作也延伸至 3DIC、multi-die、HBM、hybrid bonding 等新型封裝與多晶片整合相關 CAD 挑戰。 二、主要工作內容 1. DRC Rule Deck 開發與維護 依據製程 Design Manual / Rule Spec / ESD 撰寫與維護 DRC deck。 將製程規則轉換為可驗證的 Calibre rule command。 建立 test case、驗證golden layout、regression flow，確認 rule deck 正確性。 分析 false error、missing check、corner case，持續提升 deck 品質。 2. LVS 驗證流程建置與除錯 維護 ICV LVS rule deck、device recognition、connectivity extraction 與 netlist comparison flow。 協助 layout / circuit design team 分析 LVS mismatch、short/open、device parameter mismatch 等問題。 釐清問題來源為 layout、schematic、rule deck、device definition 或 flow setting。 3. LPE / PEX 寄生參數萃取支援 建置與維護寄生參數萃取流程，如 RC extraction、net mapping、device mapping、post-layout simulation support。 協助分析 LPE 結果與 circuit simulation 間的差異。 支援先進製程、記憶體 array、custom circuit、high-speed interface 等 layout extraction 需求。 4. CAD Flow 與自動化開發 使用 Tcl、Python、Shell 等工具開發layout自動化流程。 建立 runset、command file、log parser、report generator、QA regression flow。 改善 DRC/LVS/LPE runtime、debug efficiency 與 release quality。 5. PDK / Foundry / 內部流程整合 驗證 PDK、rule deck、tech file、layer map、device map、constraint file 的完整性與一致性。 協助導入新製程、新工具版本、新 OS 環境與新 CAD flow。 支援內部使用者問題排查、教育訓練與文件化。 6. 跨部門技術溝通與問題解決 與 TD 確認 rule intent，避免規則認知差異造成誤抓或漏抓。 與 Layout team 合作分析 verification error，提供 debug 建議。 與 Circuit design team 釐清 LPE、LVS、sign-off 相關議題。 參與新 node、新產品、新平台的 CAD 支援規劃。 三、必要條件 電機、電子、資工、物理、工程科學或相關理工科系畢業。 熟悉 IC layout 基本概念，如 layer、polygon、net、device、cell hierarchy、GDS/OASIS。 具備 DRC、LVS、LPE/PEX 任一領域經驗。 熟悉 Linux/Unix 操作環境。 具備基本 script 開發能力，例如 Tcl、Python、Perl、Shell。 具備良好的問題分析能力，能從 log、layout、rule deck、netlist 中定位問題。 能閱讀英文技術文件、tool manual、design rule document。 具備跨部門溝通能力，能將技術問題整理成清楚的說明與改善方案。 四、加分條件 熟悉 Siemens Calibre DRC/LVS/xRC、Synopsys StarRC、IC Validator 或相關 EDA tool。 具備 SVRF、TVF、PEX rule、device extraction rule 撰寫經驗。 有 memory、DRAM、analog、custom layout 或先進製程支援經驗。 熟悉 PDK release、CAD flow release、regression test、QA methodology。 具備 GDS/OASIS data processing、layout auto generation、pattern generation 經驗。 有 DRC/LVS/LPE runtime improvement 或 large-scale layout debug 經驗。 有 2.5D/3DIC、TSV、hybrid bonding、HBM、multi-die verification 經驗尤佳。 具備良好的文件撰寫能力，能建立 guideline、debug note、training material。 五、適合的人格特質 喜歡分析複雜問題，能耐心追查 root cause。 對 IC layout、EDA tool、CAD flow 有興趣。 做事細心，重視驗證品質與 release 正確性。 願意與不同單位溝通，能把模糊需求轉成可執行規格。 喜歡透過自動化改善重複性工作。 面對新製程、新工具、新技術時，願意持續學習與建立方法論。 六、職務發展方向 此職位未來可往以下方向發展： DRC / LVS / LPE sign-off flow owner Rule deck / PDK methodology owner CAD automation / verification platform developer Advanced node / 3DIC / HBM CAD solution owner CAD project lead / technical lead

1. CZ - CZ / DOE 工程批執行、數據收集及分析彙整 2. CZ-PV - 工程批執行、數據收集與進度管理 3. Qual - Qual lot工程批執行、數據收集及分析彙整 4. 新技術 - New EQ/Tool/MTL 導入執行

研發工程師-微影 1.微影新平台專案開發 2.微影相關製程材料及設備評估 3.跨部門合作溝通協調 4.缺點分析及改善對策 研發工程師-製程開發 1.載板封裝技術開發 2.電鍍/化鍍製程技術及機台設備開發 3.實驗測試及結果分析 4.異常分析及對策改善 5.自主研發新平台生產製程流程設計及技術可行性評估 6.客戶對應窗口 研發工程師-SMT 1. 表面處理製程技術或是材料開發相關經驗 2. Plasma相關技術經驗 3. Laser assisted bonding或是uball植球相關經驗 4. 自主研發新平台生產製程流程設計及技術可行性評估 5. 實驗測試及結果分析 6. 異常分析及對策改善 研發工程師-技術開發 1.內埋元件製程技術相關經驗 2.實驗進度追蹤 & 協助排程

DIS Tech’s Project Management team designs custom hardware connecting DUTs to ATE testers (e.g., Teradyne, Advantest). We’re hiring a Project Manager to lead interface projects from concept to delivery. This customer-facing role involves translating requirements into test hardware while managing timelines, resources, and scope. Ideal candidates are engineers ready to grow into leadership, with strong communication, spatial reasoning, attention to detail, and urgency. Mentorship and hands-on training provided. Key Responsibilities: • As a Project Manager, you will be responsible for leading, executing and managing all the engineering activities of the new product design and development project with a high degree of independence and creativity. • Work closely with customers (both internal and external) to gather requirements and acceptance criteria. • Perform project sizing (scope, cost, schedule). • Create statement of work to align clearly with customer about scope, deliverables, schedule, acceptance criteria, risks and mitigation plan. • Create, track and manage detailed project plans and keep customers informed of project status. • Track, assess and communicate impact of changes (change management). • Drive PCB schematic and layout design, working with internal PCB design team. • Drive SI/PI performance optimization, working with internal simulation team. • Manage design reviews and milestone approvals. • Understand our supplier’s DFM rules/requirements/capabilities, and guide design accordingly. • Define PCB materials, stack-up, layout rules. • Work with operations team to ensure project manufacture/assembly/logistics are on-track, lead to resolve any schedule slipping by working out improvement plan • Provide continuous technical support for products already in the field. • Visit or travel to DIS Tech and customer sites as required. • Attend periodic night-time meetings with customers or teams in other regions (EU, US oversea customer when needed).

(1)分析電路板合約需求/探針卡駐廠需求，規劃簽約策略與分析 (2)先進測試電路板/探針卡維修技術/設備之評估&開發/導入 (3)測試電路板/探針卡維修/相關設備電路板維修 (4)相關維修Tooling 使用與引進/零件採購與特殊零件代用 (5)電路板/探針卡維修能力提升規劃策提出&評估作業

負責 IC 封裝基板設計與 layout 相關工作，依據產品需求進行封裝基板設計規劃、layout 佈局、設計檢查與供應商 review。此職位需要與晶片設計、製程、模擬、OSAT 與基板廠等團隊協同合作，確保封裝基板設計符合產品需求、設計規則、可製造性與量產條件。 主要職責： • 使用 Cadence APD / SiP 等封裝設計工具，參與 WBGA、FCCSP、FCBGA 等封裝基板設計與 layout 佈局。 • 依據產品需求進行 floorplan、die bonding pad / flip chip bump arrangement、bump map、ball map、PKG pin-out 與 substrate routing，並協助完成 design verification 及 tape-out / release 資料確認。 • 與晶片設計、製程、模擬等內部團隊合作，確認封裝設計需求、設計限制與 substrate stack-up。 • 與 OSAT（封裝 / 測試廠）或基板廠對接，進行 substrate design review，確認封裝外形圖、基板設計資料、BOM 與相關交付資料符合設計與製造需求。 • 執行或協助確認 substrate layout 的 design rule、DFM、DRC、connectivity、short / open 等檢查結果，並追蹤 design review 問題、修改紀錄與相關技術文件，確保設計符合製造與量產需求。 • 依專案需求支援 interposer / substrate co-design 等先進封裝相關設計工作。 需求條件： • 電機、電子、機械、材料或其他理工相關領域之學士或碩士學位。 • 具備二年以上封裝基板相關設計經驗，熟悉 WBGA、FCCSP、FCBGA 等封裝基板設計流程。 • 具備使用 Cadence APD / SiP 或相關封裝設計工具之經驗。 • 熟悉封裝基板 layout、bump / ball map、PKG pin-out、substrate routing、stack-up 與相關 design rule。 • 了解封裝基板 DFM、製程限制與可製造性要求，並具備 DRC、connectivity、short / open 等設計資料檢查經驗。 • 具備良好的問題分析、溝通協調能力，能與跨部門團隊、OSAT 及基板廠協同合作。 優先考量項目： • 具備 advanced package、interposer、RDL、fan-out、2.5D / 3D IC、多晶片封裝或 chiplet package 等先進封裝基板設計實務經驗。 • 具備高 pin count、高密度 routing 或高速產品之封裝基板 layout 經驗，能依據 pin-out、routing rule 與 substrate stack-up 進行設計規劃。 • 具備與 OSAT（封裝 / 測試廠）或基板廠完成 substrate design review、tape-out / release 或量產導入的完整專案經驗。