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Key qualifications: 1. Master degree or above with EE or CS background 2. Familiar with SystemVerilog and Verilog 3. Exposure to OVM/UVM/VMM methodology 4. Exposure to constrained-random based verification environment 5. Exposure to create coverage model and drive coverage closure in including code/functional coverage. 6. Be able to develop a test bench from scratch Preferred qualifications: 1. Familiar with PCI/USB/SATA/Serdes 2. Familiar with Bluetooth 3. Familiar with SOC bus fabric and AXI/AHB/OCP bus protocols 4. Familiar DDR2/3/4 5. Familiar with any type of flash memory 6. Familiar SVA 7. Familiar Formal verification methodology 8. Experience of writing bootloader for ARM/MIPS CPUs 9. Perl/Python experience Job descriptions: 1. Test plan creation 2. Develop testbench, test cases, reference model, coverage model and regression suite 3. Run RTL and gate level simulation, debug failures, manage bug tracking 4. Drive and achieve coverage closure (MD17C0031)

工作項目： Verification for High Speed PHY projects, which includes: 1. Responsibility for test plans, testbench documentation and implementation. 2. Use SystemVerilog language, SVA and UVM methodology for block level verification. 3. Debug tests with design engineers to deliver functionally correct design blocks. 4. Close coverage measures to identify verification holes and show progress towards tape-out. 5. Write scripts to automate routine parts of verification workflow.

工作項目： 負責數位電路自動繞線工作(P&R, Netlist2GDS)，包含 IR-Drop, DRC/LVS, SI, Timing Sign-off等。 應徵條件： 1. 碩士以上; 電機工程、電子工程，電信工程、電控工程、資訊工程、資訊科學、通訊工程等相關科系畢業為主。 2. 熟悉 Synopsys ICC2/PrimeTime, Cadence Innovus/Tempus, Redhawk, Calibre DRC/LVS, TCL/python/Perl。

工作項目： 1. 設計2.5D/3DIC 封裝 2. 解決散熱問題與翹曲問題 3. Design Rule check 4. LVS check 應徵條件： 1. 具2年以上Info,Cowos 設計工程經驗者 2. 具2年以上EDA軟體解決Info/Cowos相關問題經驗者

工作項目： 1. 先進製程 IO pad 電路設計, ESD 問題排除. IO pad SI/ PI 分析。 2. 特殊用途/ 規格 IO 的規格分析，電路設計與開發。 應徵條件： 1. 碩士以上；電機電子相關系所畢業，曾修習電子電路設計。 2. 工作經驗：具備GPIO或DDR IO 電路設計經驗為主, 若有半導體物理, ESD/Latch-up 問題處理經驗尤佳。 3. 年資不限, 有經驗優先考慮。

工作項目： 1.TV影像處理演算法與系統開發以及客戶支援。 2.TV系統整合以及相關IP的開發、驗證、量產與客戶支援。 3.Set-Top-Box相關系統整合、開發、驗證、量產與客戶支援。 應徵條件： 1.碩士, 學士, 專科以上，電機、電信、資訊科學、自動控制、通訊工程、資訊工程、電子、動力機械科系為主。 2.有影像處理、TV IC與IP開發和STB開發相關工作經驗者為佳。 3.須具備電腦C語言之技能。 (MD1330009)

(1) 碩士以上電機、資訊相關科系畢業。 (2) 熟悉 Verilog RTL、Synthesis、Simulation、Timing Analysis 等相關 IC Design Flow。 (3) 熟悉 Design for Testability 技術，包含 Scan / ATPG、Delay Test、Memory BIST、Boundary Scan、Diagnosis 等。 (4) 有 DFT Tools (如 DFT Compiler、TetraMAX、BSD Compiler、FastScan、TestKompress、MBISTArchitect) 使用經驗者佳。 (5) 積極負責、勇於迎接挑戰，對於 Nanometer / SoC DFT Implementation、開發及推廣設計流程有興趣者。

工作項目： SoC Physical Design 應徵條件： 1. 碩士以上;電機工程、電子工程、資訊工程相關科系畢業為主。 2. 具0年以上或2至3年相關經驗者為佳。 (MD1840015)

工作項目： 1. USB2.0/USB3.2 Hub 的Firmware 開發 2. FPGA 與 IC 驗證 3. IC 系統架構與規格定義 應徵條件： 1. 碩士以上，電機工程、電信工程、電控工程、電子工程、資訊工程、動力機械、自動控制相關科系畢業為主 2. 具10年以上Firmware 開發，C/C++經驗者佳 3. 熟 USB2.0、USB3.2 相關 Spec 4. 具 Embedded System 開發經驗者為佳

工作項目： 1. Physical implementation. 2. Hierarchical floorplan. 3. Auto Place&Route. 4. Clock tree synthesis. 5. signal integrity analysis. 6. static timing analysis. 7. dynamic power analysis. 8. physical verification. 9. APR flow development. 應徵條件： 1. 碩士以上; 電機工程、電子工程、資訊工程、資訊科學相關科系畢業為主。 2. 熟悉 Synopsys EDA tool, Cadence EDA tool, Mentor Graphic tool, C/C++/perl/tcl. 3. 熟悉 SunOS, Solaris, Windows. 4. 無經驗可，惟具 EDA tool development, IC Physical implementation, IC digital design and APR相關經驗者尤佳。