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1. New SBT vendor bring up , New SBT vendor YIP , troubleshooting and Ops ​ 2. 3D, 3.5D & e-IVR Technology Enabling, CPC/CPO technology building block development​ 3. Common strip format unification management ​ 4. Advanced PCB Ultra-Large size. I.e., CoWoP, DCAI PCB w/ high layer counts (PCB vendor ISU, GCE, UMTC, VGT ) ​ 5. PCB technology development and DRM owner

- 針對下一代資料中心產品，推動並導入 SoC 層級的先進功耗優化技術；與 RTL、合成與布局團隊協作，完成低功耗功能的架構規劃與導入。 - 於各設計階段（RTL → 閘級 → 佈局後）進行功耗估算與分析，提出可執行的省電建議與改善方向。 - 與 Tier-1 客戶合作制定功耗規格，並提供下一代產品的功耗估算結果與技術說明。 - 支援樣品回片後的功耗量測比對（silicon correlation）與功耗相關問題除錯（sample back / bring-up）。

加入 MediaTek「先進製程平台 DFT」團隊，你的工作直接影響 N4/N3/N2 及更先進世代 Cloud ASIC 的可靠度與良率。 - DFT 架構與插入：針對先進節點 SoC 及 chiplet/3D-IC 設計，定義並實作 Scan（full-scan、compressor）、MBIST、BSD/JTAG 架構；使用 Synopsys / Siemens (Tessent) EDA 工具執行端到端插入流程。 - ATPG 與 Advanced Fault Model：開發並優化 stuck-at、transition delay、cell-aware、path-delay 等 fault model 的 ATPG pattern；驅動 fault coverage closure 並交付 DRC-clean pattern。 - 模擬與驗證：透過 gate-level simulation（VCS/Xcelium）驗證 DFT 邏輯正確性；解決 DFT rule violation 與 coverage gap，確保 tapeout 品質。 - 後矽驗證與測試：主導 CP / FT / HTOL / HVS 各階段 DFT 工作，包含 test mode 驗證、scan chain 連通性測試、MBIST 執行與 repair 確認。 - Volume Diagnosis 與 Yield Ramp：運用 scan/MBIST diagnosis 資料分離系統性缺陷，與製程及 FA 團隊協作加速 yield learning 與技術成熟。 - RMA / DPPM 除錯：利用 DFT diagnosis 流程調查 field return，協助降低 DPPM 並防止 escape。 - 產業前沿：持續追蹤 Cloud ASIC chiplet 測試趨勢、ATE 技術進展與 EDA 新功能，主動將新觀念帶入團隊。 職務要求

【本職缺僅接受台積電官方網站投遞】 請至台積電官方網站投遞個人履歷表，此職缺履歷登錄網址: https://careers.tsmc.com/careers/JobDetail?jobId=399&source=1111 Established in 1987 and headquartered in Taiwan, TSMC pioneered the pure-play foundry business model with an exclusive focus on manufacturing its customers’ products. As of 2024, TSMC serves more than 500 customers and manufactures over 11,000 products for high-performance computing, smartphones, the Internet of Things (IoT), automotive, and digital consumer electronics. It is the world’s largest provider of logic ICs, with an annual capacity of 16 million 12-inch equivalent wafers. TSMC operates fabs in Taiwan as well as manufacturing subsidiaries in Washington State, Japan and China, and the Company began construction on a specialty technology fab in Dresden, Germany, in 2024. In Arizona, TSMC is building three fabs, with the first starting 4nm production in 2025, the second by 2028, and the third by the end of the decade. Responsibilities: 1. Support Layout production and quality verification for advanced node 2. Advanced node path finding for best speed, power and area by using layout technique. 3. Methodology development for layout optimization, productivity and quality enhancement. 4. Machine Learning/AI exploratory for layout quality and productivity enhancement. Fostering a global inclusive workplace reflects TSMC’s core values and business philosophy and is essential for our future success. Our commitment to global inclusive workplace allows us to create an environment where every employee, regardless of gender, age, disability, religion, race, ethnicity, nationality, political affiliation, or sexual orientation, can bring their unique perspective and experiences to work, enabling us to drive profitability, increase productivity, and unleash innovation. We strive to create a workplace that is equitable and accessible to all employees. We are committed to fostering an inclusive culture where every employee feels valued and empowered to contribute to our mission and provide excellent service to our global customers.

我們正在尋找在半導體設計實現 (semiconductor design enablement) 領域具備深厚背景的專家，主要負責先進製程與封裝 (如 3DIC, CoWoS) 的 PDK 開發及 RC 萃取開發。

軟體：HSI（USB、PCIE、MIPI、UFS、DP、HDMI等）系統軟體（Driver／FW）－設計與驗證 硬體：HSI（USB、PCIE、MIPI、UFS、DP、HDMI等）系統硬體（PCB／PHY）－設計、驗證及PPA分析

工作內容： 1. 精密類比電路設計，包含運算放大器應用與感測器應用。 2. 數位電路設計，涵蓋邏輯IC設計、介面設計及高速匯流排設計。 3. AC/DC、DC/DC電源電路設計，專注於高效能電源管理與穩定性測試。 4. PCB設計與佈局審查，確保電路板設計之準確性與最佳化。 5. 驗證與校準流程設計，提升產品功能與性能穩定性。 6. 測試系統的開發及維護，提升品質管控效率。 7. 熟悉FPGA或MCU開發技能者尤佳，協助硬體邏輯與微控制器設計。 8. 參與產品從開發至量產的流程規劃，確保項目順利執行。 歡迎有志於硬體設計與研發的夥伴加入我們，成為推動科技創新的一份子！立即投遞履歷，期待與您攜手創造更卓越的硬體產品與技術應用！

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Job Responsibilities • Work closely with circuit designers to complete the physical layout and its verification across different country •Receive a schematic from an Analog IC Designer and use a CAD tool to graphically design the layers of that schematic. •Use problem solving & strong communication skills, , experience, and creativity to layout circuits that meet size, schedule, and performance specifications • Run physical design verification tools to debug, improve, and verify layout blocks. • Ability to work independently & Collaborate with team members on continuous improvement opportunities in the flow, layout techniques, and design methodologies. •Each project can last from a couple months to a year and a half. •You will likely work on just one project in that time, but may be asked to switch to something else if priorities change. • Fluent in English is a plus Job Requirement •Bachelor‘s degree in Computer Science, Electrical Engineering or related fields with 3~5 years layout experience •Including at 1~2 years in FINFET process node. 5nm/3nm is preferable •Or 5+ years experience in IC layout design, especially ≥2 years in FINFET process node. 5nm/3nm is preferable • Full-custom circuit layout/verification. Experience in one or more of the following area is preferable • Mixed signal/analog/high speed layout, e.g. SerDes, ADC/DAC, PLL, etc •Familiar with Cadence Virtuoso environment and various industry physical verification tools (DRC,LVS, etc) •Proficient at debugging/fixing LVS/DRC errors •Experience with EMIR analysis, ESD, antenna and related layout solutions •Must have strong communication skills and be a team player