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1. 高階業務主管專任助理 2. 負責高階主管之行政事務 (如: 訂單產品規劃, PPT製作, 追蹤客戶訂單工地進度, 參加建築工地會議, 提供業務主管相應合約進度與資料) 3.長期培養成業務儲備幹部

• Define comprehensive DFT/test architecture for 3DIC and chiplet-based products, including pre-bond, mid-bond, post-bond, final test, and system-level test considerations. • Develop test strategy for logic, memory, interconnect, TSV/micro-bump connectivity, repair, redundancy, and yield monitoring. • Work with architecture, design, package, product engineering, reliability, and operations teams to ensure testability is built in from the beginning. • Drive implementation planning for scan, MBIST, LBIST, boundary test, interconnect test, and diagnosis flows as applicable. • Evaluate tradeoffs among coverage, test time, test cost, quality, and production scalability. • Support ATE strategy, test access mechanisms, known-good-die methodology, and failure diagnosis for stacked or chiplet products. • Establish DFT guidelines, test insertion requirements, and quality metrics for future 3DIC platforms. • Lead bring-up and silicon learning feedback loop to improve yield and test effectiveness.

1.負責每日營收結帳作業，確保帳務正確。 2.維持現場服務品質、餐點品質及環境衛生標準。 3.執行VIP影廳進場、散場清潔及餐廳日常營運流程。

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• Define and drive PI/SI/Thermal signoff methodology for 3DIC, chiplet, and advanced packaging programs. • Lead end-to-end analysis for power delivery network, high-speed signal channels, and thermal/mechanical interaction across die-package-system. • Establish signoff criteria, design margins, modelling quality standards, and correlation flow for simulation versus silicon or lab measurements. • Work closely with package design, bump/TSV planning, PHY/IO, floorplan, architecture, and product engineering teams to resolve integration issues early. • Identify and mitigate risks related to IR drop, SSN, jitter, crosstalk, insertion loss, return loss, EMI/EMC, hotspot formation, and thermal coupling. • Drive EDA vendor and tool engagement for modelling, extraction, co-simulation, and signoff automation.

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• Define architecture and implementation strategy for die-to-die PHY driver, receiver, IO circuits, and ESD protection schemes for 3DIC products. • Lead transistor-level and circuit-level design for high-speed, low-power interface blocks targeting chiplet and 3D integration applications. • Optimize IO/PHY design for bandwidth, power, latency, signal integrity, area efficiency, and reliability. • Develop ESD protection concepts compatible with fine-pitch micro-bump, TSV/interposer, and advanced package constraints. • Drive design verification, corner analysis, reliability validation, and design signoff for IO/PHY/ESD circuits. • Support technology evaluation for emerging die-to-die standards and internal interface solutions. • Build reusable circuit IP, design guidelines, and implementation know-how for future programs.