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工作項目： 1. 執行 system team之工作。 2. 負責 TV certification測試，以及測試一些系統tool、分析效能，幫忙複製問題並進行問題初步整理及分析。 應徵條件： 1. 專科以上; 電機工程、電信工程、電控工程、資訊工程、資訊科學、自動控制等相關科系畢業為主。 2. 具基本程式概念，有編過code、寫過code及1年以上相關經驗者為佳。

工作項目： 1. DDR、TV/Mag SD 系統開發、驗證、量產 2. DDR、TV系統客戶問題支援 3.系統SI分析 應徵條件： 1. 大學以上；電機、電機與控制、自動控制、通訊工程、電信、資訊工程、電子、動力機械相關科系畢業為主。 2. 熟悉OrCAD, C, device driver。 3. 具2年以上DDR3/4, LowPower DDR IC 等系統開發驗證及測試相關經驗者為佳。

工作項目: 1. 開發指紋影像處理及辨識演算法 。 2. 模擬並確認演算法效能，並實現於多種運算平台。 3. 資料蒐集與設計實驗測試演算法結果。 4. 跨部門合作說明演算法架構。 應徵條件 1. 碩士以上; 電機電子工程、資訊工程相關系所為主。 2. 熟悉影像處理、電腦視覺、機器學習、影像匹配等知識。 3. 精通C/C++ 。 4. 具IC設計、半導體產業工作經驗者佳。

1. 負責瀝青混凝土原物料、半成品及成品之品質檢驗與品質控管。 2. 進行進料檢驗、製程品質檢查及相關品質紀錄填寫。 3. 協助控管生產製程品質，降低產品不良率，維持品質穩定。 4. 品質異常問題追蹤與改善處理。 5. 進行材料試驗、試體製作及品管相關作業。 6. 依需求支援工地鑽心取樣、材料檢驗及工程驗收。 7. 協助將試體或材料送至實驗室進行檢測。

工作項目： Digital design verification, including direct test simulation, random test simulation and coverage report. 應徵條件： 1. 學士以上; 電機工程、電控工程、電子工程、資訊工程、資訊科學相關科系畢業為主。 2. 具3年以上數位設計、驗證或 CAD 相關經驗者為佳。

工作項目： Verification for a CPU design project, which includes: * Responsibility for test plans, testbench documentation and implementation. * Use SystemVerilog language, SVA and UVM methodology for block and top level verification. * Apply formal property checking/formal verification methodologies * Understanding of the fundamentals of computer architecture 應徵條件： 1. 碩士以上；電機、電機與控制、資訊工程、電子相關科系畢業為主。 2. 具相關工作經驗者尤佳。 (MD1570002)

工作項目： 1.PHY (2.5G/10G...) driver developing 2.SoC/BSP peripheral driver developing 3.Switch functions developing 4.Platform and open source developing and maintain, include Linux kernel, lib, open domain utility/software 應徵條件： 1.學士以上;電信工程、電控工程、資訊工程、資訊科學、自動控制、通訊工程、以及相關科系畢業為主 2.具3年以上作經驗 3.具備： 1)C programming 2)Embedded system programming(include linux) 3)Linux kernel and application programming 4)TCP/IP stack 5)Data structure,OS,Algorithm 6)Unit Test

職務說明： 1. Create formal verification test plan. 2. Develop formal verification environment. 3. Run formal verification and regression, debug failures and analyze coverage. 4. Support other members in deploying formal verification. 5. Survey new formal applications and develop related workflow. 6. Enhance and maintain formal verification workflow. 徵才條件： A. Key qualifications : 1. Master‘s or above in Electrical Engineering, Computer Science. 2. Familiar with standard verification concepts and workflow. 3. Familiar with SystemVerilog and Verilog. 4. Familiar with scripting languages (Perl, Python, etc.). 5. Good communication skills. B. Preferred qualifications : 1. Familiar with SystemVerilog Assertion (SVA). 2. Familiar with formal verification methodology. 3. Familiar with formal tools (JasperGold, VCFormal). 4. Practical experience in formal verification, able to apply strategies to resolve issues during the verification process. 5. Familiar with bus protocol concept (AMBA). 6. Familiar with UVM methodology.