轉職熱搜工作

1 開發與維護各類專案網頁設計(由企劃單位部分出稿)。 2 熟悉HTML5、CSS3、JavaScript、jQuery、Ajax、RWD、Bootstrap。 3 獨立完成撰寫 HTML、CSS3、RWD互動網頁製作與切版 4 具視覺美感及熱忱，樂於快速學習並運用新技術 5 獨立思考並有設計想法，可配合企劃等相關人員執行專案設計

職責要求 RTL Coding Required • Expert-level SystemVerilog / Verilog HDL for synthesizable RTL精通 SystemVerilog/Verilog HDL，能夠寫出可綜合的 RTL 程式碼 • Deep understanding of clocking, reset strategies, and clock domain crossing (CDC) 深入理解時脈、重設策略和時脈域交叉 (CDC) • Proficient in finite-state machine (FSM) design and pipeline microarchitecture精通有限狀態機 (FSM) 設計與管線微架構 • Low-power design techniques: clock gating, power gating, multi-Vt, retention flops低功耗設計技術：時脈門控、電源閘控、多閾值電壓 (Vt)、保持觸發器 • Experience coding to timing closure constraints and meeting PPA targets具備根據時序收斂限制進行編碼並達到 PPA 目標的經驗 Microarchitecture Required • Ability to own microarchitecture spec from concept to sign-off能夠獨立完成從概念到最終定稿的微架構規範 • Strong grasp of on-chip interconnects: AXI4, AHB-Lite, APB, TileLink, CHI/ACE精通片上互連：AXI4、AHB-Lite、APB、TileLink、CHI/ACE • Cache coherency, memory subsystem, and NoC design experience具備快取一致性、記憶體子系統和片上網路 (NoC) 設計經驗 • Skilled in defining and documenting microarchitecture specification documents能夠定義和編寫微架構規範文檔 • Ability to drive design partitioning and IP integration at SoC level能夠在 SoC 層級推動設計劃分和 IP 集成 Functional Verification Required • Familiarity with UVM / OVM testbench methodology熟悉 UVM/OVM 測試平台方法 • Ability to write self-checking RTL testbenches能夠撰寫自我檢測測試RTL 測試平台 • Coverage-driven verification planning and closure覆蓋率驅動的驗證規劃與收尾 • Experience with formal property verification (JasperGold, VCFormal) 具備形式化屬性驗證經驗（JasperGold、VCFormal） Design Sign-off Required • Static timing analysis (STA) review and ECO coordination靜態時序分析 (STA) 審查和工程變更協調 • CDC / RDC lint and equivalence checking (Conformal, Spyglass) CDC/RDC 程式碼檢查和等效性檢查（Conformal、Spyglass） • DFT-aware design: scan insertion, BIST, JTAG / boundary scan考慮可設計性的設計：掃描插入、BIST、JTAG/邊界掃描 • Familiarity with PD handoff flow and P&R feedback loops熟悉 PD 交接流程和佈局佈線回饋迴路 Technical Leadership Required • Lead a team of 4–10 RTL designers across one or more IP blocks領導一個由 4-10 位 RTL 設計師組成的團隊，負責一個或多個 IP 模組 • Define and enforce RTL coding guidelines and review standards制定並執行 RTL 編碼規範和審查標準 • Mentor mid-level and junior engineers; conduct technical career development指導中級及初級工程師；進行技術職涯發展規劃 • Drive design schedule, milestone tracking, and risk identification推動設計進度、里程碑追蹤和風險識別 • Interface with DV, DFT, PD, and software teams — own design integration與設計驗證 (DV)、測試驗證 (DFT)、產品開發 (PD) 和軟體團隊對接—負責設計集成 • Represent RTL design in architecture reviews and cross-functional meetings代表 RTL 設計參與架構評審與跨職能會議 任職資格 • B.Sc in Electrical / Electronic Engineering or Computer Engineering; M.Sc preferred • 3 or more successful ASIC tapeouts in a lead or senior contributor role • Excellent written and verbal communication — able to author clear micro-arch specs • Comfortable driving cross-team technical decisions under schedule pressure • Strong debugging mindset: able to root-cause simulation failures and silicon bugs

1. 開發並整合 AI 智能體框架 2. 開發並整合軟體工程系統，以優化軟體開發生命週期 3. 蒐集與分析系統需求及系統設計 4. 支援緊急系統功能或效能問題處理

您將擔任面向關鍵客戶的 AI 架構負責人（Architecture Owner）與主要窗口（Directly Responsible Individual），與客戶及內部研發/產品/平台團隊密切協作，推動 AI 相關需求定義、系統架構設計、效能與品質目標落地、以及問題閉環。此角色需要同時具備深度技術能力與跨組織推動能力，能將客戶需求轉化為可交付的技術方案與量產路徑。

車用電源系統，車用電子，12V or 48 V 等產品的系統電源設計/驗證之電源應用工程師，需與Designer 、PM、SW 等單位討論系統的電源設計的競爭力的分析，並驗證系統Power solution，撰寫design note 等文件，協助處理客戶開案並量產的相關系統電源問題。

在系統級封裝（SiP）與 PCB 佈局的極早期階段，就將 EMC 對策融入設計中。您將與 IC 設計、封裝、軟韌體及功能安全（ISO 26262）團隊緊密合作，確保我們的產品能一次性通過全球最嚴苛的 Tier-1 與車廠認證標準。 關鍵工作內容 (Key Responsibilities) 1. 系統設計 (Board Co-Design for EMC)： • 設計與優化電源分配網路（PDN），制定去耦電容（Decoupling Capacitor）的佈局與選型策略，從源頭降低電磁輻射（EMI）與提升耐受性（EMS）。 2. 先進電磁模擬與預測 (Advanced EM Simulation)： • 在投片（Tape-out）與洗板（PCB fabrication）前，利用 3D 電磁模擬軟體（如 Ansys, CST）進行系統級的輻射與傳導雜訊模擬分析，提前發現並消除潛在的 EMC 風險。 3. 車規標準合規與驗證 (Automotive Standard Compliance)： • 確保產品符合全球車規 EMC 標準，包含 CISPR 25, ISO 11452, ISO 7637, ISO 16750 以及各大車廠（OEM）的客製化規範。 • 將系統級（System-level）的車規要求，向下拆解並定義為 IC 與 SiP 模組級（Component-level）的設計規格。 4. 實驗室除錯與跨部門技術指導 (Debugging & Cross-functional Leadership)： • 帶領團隊在無響室/電波暗室進行產品測試。當面臨 EMI/EMS 挑戰時，能迅速進行根因分析（Root Cause Analysis）。 • 提出軟硬體整合的解決方案（例如指導韌體團隊設定 Spread Spectrum Clocking, SSC 展頻技術，或調整硬體濾波器），並驗證其有效性。

我們正在尋找充滿熱情的產品安全工程師或研究員 (Offensive Security)，加入我們的團隊，共同鞏固我們的產品安全。這個職位將為您提供豐富的學習和成長機會，讓您在快速發展的資安領域中脫穎而出。 [工作內容] 1. 安全威脅建模: 對系統安全進行威脅建模，提出安全設計改善建議，並完善安全設計規範。 2. 漏洞分析測試: 對軟體安全進行漏洞分析、安全代碼審查，以及進行模糊/滲透測試。 3. 滲透測試開發: 發展用於漏洞發現的滲透測試方法、腳本或測試工具。 4. 前沿攻擊研究: 研究最先進的攻擊/駭客方法及趨勢，以精進各項安全測試工具及手法。 實際工作內容和範圍將根據所參與的任務而定。 [工作地點] 台北/新竹 [學習成長機會] 1. 技術多樣性: 有機會學習和接觸各式各樣的產品核心技術，擴展您的技術知識面。 2. 實戰的經驗: 與世界一流的資安研究人員合作進行安全性審查，獲得寶貴的實戰經驗。 3. 國際的視野: 參與國際資安會議，了解最新的安全趨勢和技術，提升您的專業知識。 4. 跨領域合作: 與不同技術領域的專家合作，提升您的跨領域協作能力。 加入我們，您將有機會在一個充滿挑戰和機遇的環境中成長，並為全球的產品安全做出貢獻。如果您對資安充滿熱情，並希望在這個領域中不斷進步，我們誠摯邀請您加入我們的團隊!

Role and Responsibilities • Responsible for GPU cluster uArch specification, PPA (power, performance and area) optimization for industry-leading GPU hardware IP • Collaborate with Arch/Model/SW team, develop cluster level HW specification that meets feature functionality and PPA metrics • Collaborate with Arch/SW/Design team to identify and solve performance bottlenecks, power/area inefficiency issues • Guide IP design process all the way from RTL coding, verification to tape out and post-silicon debug • Proficiently use AI agent and tools to improve RTL coding, function debug and PPA analysis productivity • Execute & deliver to meet milestones/schedules. • Analyze and debug code pre-silicon and post-silicon issues. • Analyze and influence future GPU architectures. • Construct reliable & trustable relationships across teams internally & externally. • Delivering best in class GPU IP for mobile, automotive, laptop and ASIC applications

• Android/ Linux 之PMIC、電池、充電與電量驅動程式/框架開發，並支援客戶問題處理與客製化需求。 • 開發電源管理解決方案，以最大化能源效率並優化電子系統的功耗。 透過測試、模擬以及硬體與軟體元件的優化，分析並提升系統效能。 • 針對功耗與效能面向進行完整的分析與驗證，確保符合業界標準與客戶需求。 • 系統軟體整合的開發與整合。

職位與職責： 1. 定義 GPU 編譯器軟體架構及介面。 2. 開發/實作 GPU 編譯器流水線、連結以及各種最佳化/轉換。 3. 與驅動程式團隊及硬體團隊合作，實作新的 API 與硬體功能。 4. 與驅動程式團隊及硬體團隊合作，改善/調整效能與功耗。 5. 執行並交付專案，以達成里程碑與進度要求。 6. 分析並除錯程式碼生成相關問題。 7. 分析並影響未來 GPU 架構的設計。 8. 與內部及外部團隊建立可靠且值得信賴的合作關係。