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Job function: 1. Work with Digital Design team for Physical Design of SoC chips including top level floor planning, block partition, timing budgeting, power planning, block integration, whole chip timing closure, and tape out. 2. Responsible for physical design methodology research and development. 3. Cross site projects coordination and management. Requirement: 1. MS with 5+ years of experience in Physical Design. 2. Familiar with Unix/Linux environment and scripts. 3. Familiar with ASIC design flow. 4. Familiar with Physical Design EDA tools. 5. Good communication and team working skills. 6. Experience in handling large scale SoC chip implementation is a plus.

工作項目： 1. 全廠區餐廳整體及櫃位軟硬設施評估規劃。 2. 一廠進駐之餐飲類型規劃評估及招商作業(含替換櫃、輪動櫃及快閃櫃)。 3. 全廠區之餐飲供膳人員督導及管理。 4. 全廠區各餐飲廠商菜色內容審核及調整。 5. 全廠區進駐餐飲廠商進貨食材品質督導。 6. 全廠區餐廳、廚房環境衛生要求及督導。 7. 承辦祭祀活動。 8. 配合各項宴會需求，找尋適合店家、飯店配合及宴會菜色檢核篩選宴。 9. 其他主管交辦事項。 10. 配合總務工程之輪值監工。 應徵條件： 1. 具企業餐廳建置規劃、管理、招商綜合性實務經驗5年(含)以上，且可獨立運作。 2. 具餐飲管理經驗5年(含)以上。 3. 熟悉料理烹調方式。 4. 擔任過餐飲管理主管職佳。 5. 具餐飲相關證照佳。 6. 積極、樂觀、細心、與人互動關係良好。 7. 熟悉 Auto CAD軟體操作者佳。 8. 需具備汽、機車駕照及駕駛經驗。 9. 需可配合假日值班。

1. 熟悉BIM系統概念 並有BIM系統建立實務經驗 2. 熟悉Autodesk Revit/NavisWork/Buidling Design Suite 2017 以上版本 3. 依專案需求規劃施工端BIM團隊架構 4. 領導團隊導入,執行並掌控BIM系統運行及深化 5. 具良好溝通能力與設計及施工團隊協調資訊整合及回饋 6. 土木、建築相關科系畢業 7. 具公共工程經驗為佳 福利制度：三節獎金、年終獎金、海外員工旅遊、教育訓練補助、健康檢查補助。

1.具工業或消費性電子連接器設計經驗 2.有光纖網路連接器及周邊設計經驗者佳 3.熟3D繪圖軟體 4.熟塑膠特性，五金模具結構者佳 5.可獨立作業及完成工作

工作項目： SSD專案 Leader，帶領團隊開發 SSD產品。 應徵條件： 1. 碩士以上; 電機工程、電信工程、電控工程、電子工程相關科系畢業為主。 2. 具5年以上相關工作經驗： (1) 精通 SATA interface protocol. (2) 精通 PCIe interface protocol. (3) 精通 NAND flash protocol. (4) 精通 LDPC演算法。 (5) 精通 Digital design流程或具其他相關經驗者為佳。

1.規劃並確保各施工階段之可行性與安全性無虞、與施工者協商，確定施工計畫、水準及程序 2.擔任營造廠主任技師工作,落實各階段工程品質查核及簽證作業、工作內容之分派 3.轉達施工要領，矯正不良施工，並協助解釋施工規範問題 4.協助工區進度、品質及成本管理，向建築師或土木工程師報告進度、施工狀況以及預算使用情形 5.整理完工後之相關資料並且建檔備查 6.對公家機關辦理相關勘驗及計畫資料整理

工作項目： 1. SOC integrator! A challenging job for integrating the designs from over 100 digital designers and tens of analog designers. A challenging job of using deep submicron process. 2. Building & Improving the standard environment for digital designers to run front-end flow, such as synthesis, STA analysis, linting, and so on. 3. Cooperating with APR designers for backend timing closure. 4. Block / Whole-Chip CTS (Clock-tree Synthesis) analysis and improvement. 應徵條件： 1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、動力機械、自動控制、通訊工程等相關科系畢業為主。 2. 熟悉 verilog, verdi, STA, synthesis. 3. 具 CTS(Clock tree synthesis) Design/Debug經驗者尤佳。 4. 會寫 script如 perl者更佳。 5. 具六年以上相關工作經驗。

1. 設計模具及繪製工程圖 2. 可行性評估 3. 鍛胚設計/優化 4. 試模結果及問題分析對策執行 5. 模擬模流分析/優化 6. 其他主管交辦事項

1.機電工程規劃設計與管理指導(各系統電力、給排水、汙水、空調、消防、弱電、瓦斯) 2.複委託設計管理(設計品質與設計期程管控) 3.機電預算編列、審核與成本控制 4.施工圖審核與重點施工管理(提升品質) 5.負責辦理水電.消防工程圖說清算;施工圖規劃.現場工務督導及管理下包經驗 6.主管交辦事項 ※薪資依實際個人經歷與能力核薪

◆AT BU 產品服務： 晶圓重組、晶圓/成品測試&生技醫療產品封裝、通訊模組封裝─Bio、RF 1、封裝產品熱應力與電性模擬。 2、封裝產品熱阻模擬量測與優化。 3、維護模擬專案資料庫。 4、熟悉Ansys Mechanical、Q3D模擬套件等。 5、熟悉Inventor 3D Layout 設計等。 6、熟悉功率元件封裝尤佳。 7、熟悉車用可靠度等執行尤佳(AEC-Q101、AQG-324)。 *工作待遇/職稱：將依學經歷及專長等條件進行敘薪。