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1. 日夜班值班輪值, 包括抄表巡查、日常點檢、異常處理、負載統計、交辦任務等. 2. 內外部客戶廠務需求服務, 包括修繕維護、承接電氣需求、節能減碳、電氣安全等. 3. 負責電氣部系統設備妥善率, 包括巡查點檢、PM保養、異常處理、修繕維護等.

應徵條件： 1. 瑞昱強力招募(1)116年度研發替代役及(2)預聘116年應屆畢業之碩士、博士生。 2. 碩士以上之電子、電機、電信、通訊、電控、資工、資科等相關科系，並具備下列任一條件者佳： a. 熟 C、C++、Linux、Assembly，具 DSP 及 audio/video processing 相關經驗或興趣者。 b. 熟悉 PCIe (G5/G6/G7) Phy、Type-C、eUSB2 等高速介面開發。 c. 對 Smart NIC (400G/800G)、Ethernet switch 或 Automotive Gateway (車用網關) 具開發經驗或興趣者。 d. 具網路 embedded system 開發經驗，熟網路基本概念。 e. 對 RF、Microwave, AD/DA, FPGA 硬體設計有興趣者。 f. 具實體層數位信號處理設計有興趣，並熟 DMT、OFDM 或 ASIC 邏輯線路設計者尤佳。 g. 對通訊網路、多媒體、電腦週邊、智慧互聯或車用電子產品之系統韌體或程式設計有濃厚興趣者。

應徵條件： 1. 瑞昱強力招募(1)116年度研發替代役及(2)預聘116年應屆畢業之碩士、博士生。 2. 碩士以上之電子、電機、電信、電控等相關科系，並具備下列任一條件者佳： a. 熟悉相關 tools (Astro, Encounter, IC Compiler) 者。 b. 熟悉 IC 後段設計流程, 具相關 APR 經驗及有興趣者。 c. 對於開發及推廣 Physical Design Flow 有興趣者。 d. 具程式設計 (TCL, Perl, C/C++) 能力者佳。

應徵條件： 1. 瑞昱強力招募(1)116年度研發替代役及(2)預聘116年應屆畢業之碩士、博士生。 2. 碩士以上之電子、電機、電信、通訊、電控、資工、資科等相關科系，並具備下列任一條件者佳： a. 對影像處理演算法熟悉或有興趣。 b. 熟悉語音訊號前置處理與語音辨識或有興趣。 c. 對通訊實體層或跨層演算法設計有興趣者，熟通信協定標準者尤佳。

應徵條件： 1. 瑞昱強力招募(1)116年度研發替代役及(2)預聘116年應屆畢業之碩士、博士生。 2. 碩士以上之電子、電機、電信、電控、資工、資科等相關科系，並具備下列任一條件者佳： a. 熟悉數位信號處理、數位通信系統。 b. 熟悉於影像系統或數位影像處理，或影像壓縮/解壓縮演算法。 c. 熟悉計算機架構或對 SoC 設計有興趣者。 d. 具有電路設計、製程整合、元件經驗或有興趣者。 e. 熟悉 HDL 設計。 f. 對通訊網路、多媒體、電腦週邊、車用電子產品或程式設計有興趣者。

應徵條件： 1. 瑞昱強力招募(1)116年度研發替代役及(2)預聘116年應屆畢業之碩士、博士生。 2. 碩士以上之電子、電機、電信、電控、資工、資科等相關科系，並具備下列任一條件者佳： a. 熟悉 C/C++、硬體描述語言 (Verilog) 和驗證語言 (Vera/systemVerilog)。 b. 具 IC 設計經驗者佳。 c. 對晶片設計驗證或程式設計有濃厚興趣者。

應徵條件： 1. 瑞昱強力招募(1)116年度研發替代役及(2)預聘116年應屆畢業之碩士、博士生。 2. 碩士以上之電子、電機、電信、電控、資工等相關科系。 3. 具備下列任一條件者佳： a. 熟 C、C++、Assembly、Linux、SPICE、Matlab、Cadence EDA 環境。 b. 熟類比電路設計、數位信號處理及有興趣者。 c. 對 PAM4 SerDes (112G/224G)、Optical PHY、車用電子 (Automotive IO/Gateway) 開發有興趣者。 d. 具 ADC、PLL、高速 Crypto 相關經驗及有興趣者。 e. 對通訊網路、聯網多媒體、電腦週邊、智慧互聯產品或程式設計有濃厚興趣者。

應徵條件： 1. 瑞昱強力招募(1)116年度研發替代役及(2)預聘116年應屆畢業之碩士、博士生。 2. 碩士以上之電子、電機、電信等相關科系，並具備下列任一條件者佳： a. 對 RF IC 設計有興趣者。 b. 熟 CMOS/SiGe RF 設計及通訊系統經驗尤佳。

應徵條件： 1. 瑞昱強力招募(1)116年度研發替代役及(2)預聘116年應屆畢業之碩士、博士生。 2. 碩士以上；電機、資訊等相關科系，並具下列任一條件者佳： a. 熟悉Verilog RTL、Synthesis、Simulation、Timing Analysis 等相關 IC Design Flow及有興趣者。 b. 熟悉 Design for Testability 技術，包含 Scan / ATPG、Delay Test、Memory BIST、Boundary Scan、Diagnosis 等及有興趣者。 c. 有 DFT Tools (如 DFT Compiler、TetraMAX、BSD Compiler、FastScan、TestKompress、MBISTArchitect) 使用經驗及有興趣者。 d. 積極負責、勇於迎接挑戰，對於 Nanometer / SoC DFT Implementation、開發及推廣設計流程有興趣者。

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