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1) 開發針對本公司類比晶片設計所使用的EDA工具或CAD設計流程,工作內容包含:需求分析,演算法設計,資料處裡,與使用者介面設計 2) 推廣與嵌入新的流程到未來開案的晶片,目標是提升晶片開發的效率與品質 3) 透過設計演算法或以AI技術來定義與解決IC設計流程遇到的難題 4) 研究與探求最佳的類比設計流程(前後段)

(請留意：為加快面試安排時間，僅限定投遞5個職缺)我們在找這樣的你：對行動通訊、無線及寛頻連結、家庭娛樂晶片解決方案有濃厚興趣；勇於表達意見，以團隊成功為目標，面對困難不輕易放棄，總是在想更好的做法，擁有創新及不斷學習的精神。聯發科技邀請您，與全球最頂尖的菁英一同合作，彼此激盪最新的創意與解法，共同挑戰每一個不可能。

The candidate will design, supervise layout, help characterize transceiver front-end circuits for WiFi and Bluetooth production.

與晶圓代工廠, 電子設計自動化公司及公司內部團隊合作開發/維護 先進製程/封裝3D/2D設計套件/流程, 具備單項或多項以下經驗: 1. 益華電腦或新思科技製程設計套件開發/維護, 及品質檢測 2. 數位佈局繞線技術檔案開發與維護 3. 實體驗證規則技術檔案開發如DRC/LVS/PERC/LPE 4. 有3DIC, CoWoS, Physical Design 或者類比佈局經驗尤佳

• 負責高速SerDes的開發，包括韌體設計與演算法實現、IC功能驗證、系統效能優化以及客戶支援（熟悉架構、韌體、除錯、優化及測試相關工作） • 開發自動化驗證（使用C++、Python、C#和MATLAB） • 與類比/數位團隊合作，從原型設計到量產共同開發晶片 •協助客戶設計導入並支援量產

負責PCIe MAC/PHY系統開發，包括軟體/韌體設計、IC功能驗證、系統效能優化、軟體驅動程式/SDK及客戶支援（熟悉架構、軟韌體、除錯、優化及測試相關工作） •開發PCIe Linux或嵌入式作業系統驅動程式 •開發自動化驗證（使用C, C++, Python） •與類比/數位團隊合作，從原型設計到量產共同開發晶片 •協助客戶設計導入並支援量產

1. Package related structure stress analysis including warpage, material study. 2. Package and board level stress modeling for TCT, drop and vibration. 3. IC and package thermal analysis, modeling and characterization 4. Chip-Package-PCB thermal co-simulation and design. 5. System level thermal simulation 6. System level stress simulation

28nm及以下先進製程(含FinFET) IO電路和ESD防護設計, 工作內容包含 (1) GPIO電路設計(包含ESD/LU防護) (2) 特殊應用IO (SD3.0/SIM card/eMMC等)電路設計(包含ESD/L防護) (3) 高速IO和特殊應用IO在事業部專案上展開和執行 - Advance node (28nm and beyond, including FetFET) IO circuitry and ESD protection design covering fields for (a) General purpose IO circuit design (with ESD/LU protection) (b) Specialty IO (SD3.0/SIM card/eMMC etc.) circuit design (with ESD/LU protection) (c) Project related implementation for high speed/specialty IO Interface - High speed IO, specialty IO circuit design, ESD protection circuit design and simulation. Work with project leader, layout, packaging and system engineers to meet design and system specifications. Work with IO library modeling, characterization teams closely for IP release.

1. Package related structure stress analysis including warpage, material study. 2. Package and board level stress modeling for TCT, drop and vibration. 3. IC and package thermal analysis, modeling and characterization 4. Chip-Package-PCB thermal co-simulation and design. 5. System level thermal simulation 6. System level stress simulation