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職責要求 RTL Coding Required • Expert-level SystemVerilog / Verilog HDL for synthesizable RTL精通 SystemVerilog/Verilog HDL，能夠寫出可綜合的 RTL 程式碼 • Deep understanding of clocking, reset strategies, and clock domain crossing (CDC) 深入理解時脈、重設策略和時脈域交叉 (CDC) • Proficient in finite-state machine (FSM) design and pipeline microarchitecture精通有限狀態機 (FSM) 設計與管線微架構 • Low-power design techniques: clock gating, power gating, multi-Vt, retention flops低功耗設計技術：時脈門控、電源閘控、多閾值電壓 (Vt)、保持觸發器 • Experience coding to timing closure constraints and meeting PPA targets具備根據時序收斂限制進行編碼並達到 PPA 目標的經驗 Microarchitecture Required • Ability to own microarchitecture spec from concept to sign-off能夠獨立完成從概念到最終定稿的微架構規範 • Strong grasp of on-chip interconnects: AXI4, AHB-Lite, APB, TileLink, CHI/ACE精通片上互連：AXI4、AHB-Lite、APB、TileLink、CHI/ACE • Cache coherency, memory subsystem, and NoC design experience具備快取一致性、記憶體子系統和片上網路 (NoC) 設計經驗 • Skilled in defining and documenting microarchitecture specification documents能夠定義和編寫微架構規範文檔 • Ability to drive design partitioning and IP integration at SoC level能夠在 SoC 層級推動設計劃分和 IP 集成 Functional Verification Required • Familiarity with UVM / OVM testbench methodology熟悉 UVM/OVM 測試平台方法 • Ability to write self-checking RTL testbenches能夠撰寫自我檢測測試RTL 測試平台 • Coverage-driven verification planning and closure覆蓋率驅動的驗證規劃與收尾 • Experience with formal property verification (JasperGold, VCFormal) 具備形式化屬性驗證經驗（JasperGold、VCFormal） Design Sign-off Required • Static timing analysis (STA) review and ECO coordination靜態時序分析 (STA) 審查和工程變更協調 • CDC / RDC lint and equivalence checking (Conformal, Spyglass) CDC/RDC 程式碼檢查和等效性檢查（Conformal、Spyglass） • DFT-aware design: scan insertion, BIST, JTAG / boundary scan考慮可設計性的設計：掃描插入、BIST、JTAG/邊界掃描 • Familiarity with PD handoff flow and P&R feedback loops熟悉 PD 交接流程和佈局佈線回饋迴路 Technical Leadership Required • Lead a team of 4–10 RTL designers across one or more IP blocks領導一個由 4-10 位 RTL 設計師組成的團隊，負責一個或多個 IP 模組 • Define and enforce RTL coding guidelines and review standards制定並執行 RTL 編碼規範和審查標準 • Mentor mid-level and junior engineers; conduct technical career development指導中級及初級工程師；進行技術職涯發展規劃 • Drive design schedule, milestone tracking, and risk identification推動設計進度、里程碑追蹤和風險識別 • Interface with DV, DFT, PD, and software teams — own design integration與設計驗證 (DV)、測試驗證 (DFT)、產品開發 (PD) 和軟體團隊對接—負責設計集成 • Represent RTL design in architecture reviews and cross-functional meetings代表 RTL 設計參與架構評審與跨職能會議 任職資格 • B.Sc in Electrical / Electronic Engineering or Computer Engineering; M.Sc preferred • 3 or more successful ASIC tapeouts in a lead or senior contributor role • Excellent written and verbal communication — able to author clear micro-arch specs • Comfortable driving cross-team technical decisions under schedule pressure • Strong debugging mindset: able to root-cause simulation failures and silicon bugs

車用電源系統，車用電子，12V or 48 V 等產品的系統電源設計/驗證之電源應用工程師，需與Designer 、PM、SW 等單位討論系統的電源設計的競爭力的分析，並驗證系統Power solution，撰寫design note 等文件，協助處理客戶開案並量產的相關系統電源問題。

• Android/ Linux 之PMIC、電池、充電與電量驅動程式/框架開發，並支援客戶問題處理與客製化需求。 • 開發電源管理解決方案，以最大化能源效率並優化電子系統的功耗。 透過測試、模擬以及硬體與軟體元件的優化，分析並提升系統效能。 • 針對功耗與效能面向進行完整的分析與驗證，確保符合業界標準與客戶需求。 • 系統軟體整合的開發與整合。

在系統級封裝（SiP）與 PCB 佈局的極早期階段，就將 EMC 對策融入設計中。您將與 IC 設計、封裝、軟韌體及功能安全（ISO 26262）團隊緊密合作，確保我們的產品能一次性通過全球最嚴苛的 Tier-1 與車廠認證標準。 關鍵工作內容 (Key Responsibilities) 1. 系統設計 (Board Co-Design for EMC)： • 設計與優化電源分配網路（PDN），制定去耦電容（Decoupling Capacitor）的佈局與選型策略，從源頭降低電磁輻射（EMI）與提升耐受性（EMS）。 2. 先進電磁模擬與預測 (Advanced EM Simulation)： • 在投片（Tape-out）與洗板（PCB fabrication）前，利用 3D 電磁模擬軟體（如 Ansys, CST）進行系統級的輻射與傳導雜訊模擬分析，提前發現並消除潛在的 EMC 風險。 3. 車規標準合規與驗證 (Automotive Standard Compliance)： • 確保產品符合全球車規 EMC 標準，包含 CISPR 25, ISO 11452, ISO 7637, ISO 16750 以及各大車廠（OEM）的客製化規範。 • 將系統級（System-level）的車規要求，向下拆解並定義為 IC 與 SiP 模組級（Component-level）的設計規格。 4. 實驗室除錯與跨部門技術指導 (Debugging & Cross-functional Leadership)： • 帶領團隊在無響室/電波暗室進行產品測試。當面臨 EMI/EMS 挑戰時，能迅速進行根因分析（Root Cause Analysis）。 • 提出軟硬體整合的解決方案（例如指導韌體團隊設定 Spread Spectrum Clocking, SSC 展頻技術，或調整硬體濾波器），並驗證其有效性。

• 負責高速SerDes的開發，包括韌體設計與演算法實現、IC功能驗證、系統效能優化以及客戶支援（熟悉架構、韌體、除錯、優化及測試相關工作） • 開發自動化驗證（使用C++、Python、C#和MATLAB） • 與類比/數位團隊合作，從原型設計到量產共同開發晶片 •協助客戶設計導入並支援量產

1. CPU功耗分析 (設計 vs. 量測), 確保CPU功耗體質 2. CPU最大電流分析 (設計 vs. 量測), 驗證過電流保護機制確保系統穩定性 3. PMIC+PDN+CPU 功耗效率優化 1. CPU power pre-silicon vs. post-silicon correlation. Ensure CPU power quality 2. CPU max. current pre-silicon vs. post-silicon correlation. Validate max. current protection technique for system stability 3. PMIC+PDN+CPU power efficient optimization

* 資深SI/PI工程師 * 封裝/電路板 SI/PI設計與晶片開發於消費型產品, 車用以及企業級高效運算產品 * 記憶體以及高速Serdes SI/PI設計 * 高效能CPU/GPU/APU PI以及PDN設計 * 建立封裝/電路板的高速序號設計準則, PDN電氣規格, 以利產品進行

1. 智慧型手機系統記憶體與儲存: DRAM (LPDDR4, LPDDR5, LPDDR6...) / Storage (UFS, eMMC...)驗証 2. 系統驗証方法研究與開發 3. 規畫驗証計畫 (test plan, test case) 4. 自動化測試環境開發

1. 參與CPU IP電路設計弱點之檢視與審查。 2. 開發 CPU IP 電路穩定度之測試項目，以排查/篩選出電路弱點。 3. 制定 CPU 電源完整性與電源量產品質方法

1. 高速信號介面及系統電源應用規劃整合、除錯等手機系統應用. 2. Baseband系統驗證方法開發、電源規格訂定及驗證規劃 3. 客戶參考設計文件訂定及量產相關技術支援.