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應徵條件： 1. 瑞昱強力招募(1)116年度研發替代役及(2)預聘116年應屆畢業之碩士、博士生。 2. 碩士以上之電子、電機、電信、電控、資工、資科等相關科系，並具備下列任一條件者佳： a. 熟悉數位信號處理、數位通信系統。 b. 熟悉於影像系統或數位影像處理，或影像壓縮/解壓縮演算法。 c. 熟悉計算機架構或對 SoC 設計有興趣者。 d. 具有電路設計、製程整合、元件經驗或有興趣者。 e. 熟悉 HDL 設計。 f. 對通訊網路、多媒體、電腦週邊、車用電子產品或程式設計有興趣者。

應徵條件： 1. 瑞昱強力招募(1)116年度研發替代役及(2)預聘116年應屆畢業之碩士、博士生。 2. 碩士以上之電子、電機、電信、電控、資工及通信等相關科系，並具下列任一條件者佳： a. 熟悉CMOS元件特性。 b. 熟悉SRAM/其他記憶元件特性。 c. 熟悉Hspice, Hsim等simulation tool, Virtuso, Laker等layout tool. d. 對SRAM/其他記憶體電路設計、測試與生產有興趣者。

應徵條件： 1. 瑞昱強力招募(1)116年度研發替代役及(2)預聘116年應屆畢業之碩士、博士生。 2. 碩士以上之電子、電機、電信、電控、資工等相關科系。 3. 具備下列任一條件者佳： a. 熟 C、C++、Assembly、Linux、SPICE、Matlab、Cadence EDA 環境。 b. 熟類比電路設計、數位信號處理及有興趣者。 c. 對 PAM4 SerDes (112G/224G)、Optical PHY、車用電子 (Automotive IO/Gateway) 開發有興趣者。 d. 具 ADC、PLL、高速 Crypto 相關經驗及有興趣者。 e. 對通訊網路、聯網多媒體、電腦週邊、智慧互聯產品或程式設計有濃厚興趣者。

1.主辦事項: (1)負責智慧製造及能源管理系統之需求訪談、功能規格制定、系統架構規劃、軟體開發與 後續維護；公司內部資訊系統以需求訪談、規格制定與系統開發為主，並依第五項建立 維護管理機制後，日常維運得由資訊單位或外包廠商承接。 (2)負責軟體、資料庫、設備端及相關系統整合，辦理 API、通訊協定、資料格式與系統介 面規格確認，並與 Robert 共同進行技術整合。 (3)負責軟體開發專案之工作分解、時程管控、技術風險評估、問題追蹤、測試驗證及成果 驗收。 (4)擔任業務、客戶、專案團隊、設備廠商及外包廠商之技術窗口，辦理需求協調、廠商評 估、進度追蹤、程式碼審查及交付品質管理。 (5)建立公司軟體開發標準作業流程、Git 版本控管、技術文件、測試紀錄及系統維護管理 機制。 (6)運用生成式 AI 工具協助需求分析、程式開發、除錯、技術文件整理及公司知識庫機 置。 (7)依專案需求，使用 Node.js、Electron、C#、C++ 及 MySQL 等技術，進行系統原型、 介面程式及功能模組開發。 2.兼辦或協辦事項: (1)協助智慧製造、智慧工廠、MES、SCADA 及 AIoT 專案之需求盤點、系統整合與軟硬體 外包評估。 (2)協助客戶能源管理及碳管理專案之系統需求整理、資料介接、執行追蹤與承包商協調。 (3)學習並熟悉 SCADA 系統，與儀控組共同執行 OT 測試作業；以既有能源管理系統作為 測試平台，進行設備通訊、資料採集、系統介接及功能驗證，確認測試成果是否達成預 定目標。 (4)協助專案計畫書、技術服務建議書及簡報製作，並配合客戶簡報與技術需求說明。 (5)辦理主管交辦之其他專案及技術支援事項。

1.協助專案主管及監工、人員調派、工程分包安排及業務處理。 2.配合工程發包及圖說整理。 3.協助丈量尺寸，繪圖，核對圖面資料，並負責圖檔管理。 4.工程報價、廠商議價。 5.協助主管交辦事項。 *有績效獎金

1.系統開發需求：深耕計畫各種資訊系統之開發與功能擴充。 2.系統維護作業：現有系統之日常維護、除錯及效能優化。 3.資料庫管理：大量數據之處理、分析與報表產出。 4.技術支援服務：提供各單位資訊技術諮詢與問題排解。 5.資訊安全維護：辦理系統安全性檢測、弱點修補及相關資安維護作業。 6.其他課內相關業務。

應徵條件： 1. 瑞昱強力招募(1)116年度研發替代役及(2)預聘116年應屆畢業之碩士、博士生。 2. 碩士以上之電子、電機、電信等相關科系，並具備下列任一條件者佳： a. 對 RF IC 設計有興趣者。 b. 熟 CMOS/SiGe RF 設計及通訊系統經驗尤佳。

應徵條件： 1. 瑞昱強力招募(1)116年度研發替代役及(2)預聘116年應屆畢業之碩士、博士生。 2. 碩士以上；電機、資訊等相關科系，並具下列任一條件者佳： a. 熟悉Verilog RTL、Synthesis、Simulation、Timing Analysis 等相關 IC Design Flow及有興趣者。 b. 熟悉 Design for Testability 技術，包含 Scan / ATPG、Delay Test、Memory BIST、Boundary Scan、Diagnosis 等及有興趣者。 c. 有 DFT Tools (如 DFT Compiler、TetraMAX、BSD Compiler、FastScan、TestKompress、MBISTArchitect) 使用經驗及有興趣者。 d. 積極負責、勇於迎接挑戰，對於 Nanometer / SoC DFT Implementation、開發及推廣設計流程有興趣者。