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工作項目： SSD專案 Leader，帶領團隊開發 SSD產品。 應徵條件： 1. 碩士以上; 電機工程、電信工程、電控工程、電子工程相關科系畢業為主。 2. 具5年以上相關工作經驗： (1) 精通 SATA interface protocol. (2) 精通 PCIe interface protocol. (3) 精通 NAND flash protocol. (4) 精通 LDPC演算法。 (5) 精通 Digital design流程或具其他相關經驗者為佳。

工作項目： 1. RF CP/FT測試程式開發及維護。 2. 產品良率的改善。 3. RF Probe card,Load board電路設計。 4. 測試電路Debug. 5. 須配合國內外出差。 應徵條件： 1. 學士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、通訊工程相關科系畢業為主。 2. 熟悉 C語言或VB. 3. 熟悉 V50/J750/Uflex操作。 4. 具RF測試背景者為佳。

工作項目： 1. 開發維護 in-house VIP 2. 支援產品線 IC 驗證計劃 工作地點：台南科學園區 應徵條件： 1. 大學、碩士以上；電機、電機與控制、資訊科學、自動控制、通訊工程、電信、資訊工程、電子、動力機械相關科系畢業為主。 2. 熟悉 SystemVerilog 驗證語言和 perl 相關 scripts。 3. 熟悉 UVM 或 VMM methodology 。 4. 熟悉 PCIE/USB/SATA 等 protocol 。 5. 具4年以上 IC 驗證相關經驗。 6. 有 VIP 開發經驗者尤佳。

1. 建立IC設計後段驗證流程，並撰寫自動化程式。 2. 建立並維護DRC/LVS/SVS/LVL/ERC/PERC相關檔案及流程。 3. 分析並解決PV相關問題。 應徵條件： 1. 碩士以上；電機、電機與控制、電信、電子、資工、資訊相關科系畢業為佳。 2. 無經驗可；具相關工作經驗者佳。 3. 熟悉 Linux工作環境以及 TCL/shell script. 4. 熟悉 Calibre(含TVF及SVRF)或 ICV. 5. 熟悉 FinFET或 BCD製程為佳。

工作項目： 1. 先進製程標準元件庫電路佈局。 2. 先進製程記憶體電路佈局。 3. 客製化IP電路佈局與實現。 4. Fully Layout environment、flow and utility build-up. 5. In-house PDK development. 應徵條件： 1. 大學或專科以上；科系不拘，電機、電機與控制、電信、電子、資工、資訊相關科系畢業為佳。 2. 具5年以上下列相關經驗者為佳： (1) 熟悉 Virtuoso XL/Laker Layout editor使用。 (2) 具備 Physical verification(DRC LVS)驗證與修正能力，先進製程尤佳。

工作項目： 1. Probe card, Load board電路設計。 2. CP/FT測試程式開發及維護。 3. 測試程式模組化開發。 4. 測試電路優化與開發時程溝通。 應徵條件： 1. 學士以上，電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、通訊工程相關科系畢業為主。 2. 熟悉 C# 或VBA 尤佳 3. 具備 V50/J750/Uflex/C3680/C3380/93K操作 尤佳 4. 熟練使用 Office, ORCAD 尤佳 5 .具備基本電學與數位邏輯觀念且熟悉示波器尤佳

工作項目： 1. Customer layout/SCH review 2. IC H/W IP Verification, signal measurement. 3. F/W verification. 4. SSD technical support for customer design-in 5. SSD customer issue analyze and debug 6. cross-team communication and cooperation for customer requirement and issue 7. Product promotion with PM/Sales. 應徵條件： 1. 碩士以上，電機工程、電信工程、電控工程、電子工程、自動控制相關科系畢業為主 2. 熟悉 python 3. 熟悉 PADs/Allegro/OrCAD 4. 具2年以上下列工作經驗：硬體設計工程師, 有ODM/OEM/模組廠工作經驗尤佳, familiar MP flow is a plus. 5. 熟悉oscilloscope, Logical Analyzer, CATC操作 相關經驗者為佳

工作項目： 1. SOC integrator! A challenging job for integrating the designs from over 100 digital designers and tens of analog designers. A challenging job of using deep submicron process. 2. Building & Improving the standard environment for digital designers to run front-end flow, such as synthesis, STA analysis, linting, and so on. 3. Cooperating with APR designers for backend timing closure. 4. Block / Whole-Chip CTS (Clock-tree Synthesis) analysis and improvement. 應徵條件： 1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、動力機械、自動控制、通訊工程等相關科系畢業為主。 2. 熟悉 verilog, verdi, STA, synthesis. 3. 具 CTS(Clock tree synthesis) Design/Debug經驗者尤佳。 4. 會寫 script如 perl者更佳。 5. 具六年以上相關工作經驗。

工作項目： Verification for High Speed PHY projects, which includes: 1. Responsibility for test plans, testbench documentation and implementation. 2. Use SystemVerilog language, SVA and UVM methodology for block level verification. 3. Debug tests with design engineers to deliver functionally correct design blocks. 4. Close coverage measures to identify verification holes and show progress towards tape-out. 5. Write scripts to automate routine parts of verification workflow. 應徵條件： 1. 碩士以上; 電子、電機、資工、電信、電控、資科等相關科系畢業為主。 2. 具0~3年下列經驗之一者尤佳： (1) Experience verifying digital logic at RTL using SystemVerilog for FPGAs and/or ASICs. (2) Experience verifying digital systems using standard IP components/interconnects. (3) Experience creating and using verification components and environments in standard verification methodology. 3. Preferred qualifications: (1) Experience with high speed MAC/PHY RTL design or verification. (2) Experience with UVM methodology and coding. (3) Good English verbal communication skills.

工作項目： Verification for High Speed PHY projects, which includes: 1. Responsibility for test plans, testbench documentation and implementation. 2. Use SystemVerilog language, SVA and UVM methodology for block level verification. 3. Debug tests with design engineers to deliver functionally correct design blocks. 4. Close coverage measures to identify verification holes and show progress towards tape-out. 5. Write scripts to automate routine parts of verification workflow.